Nachdem drei fortschrittliche Chiphersteller nun CFETS (komplementäre Feldeffekttransistoren) demonstriert haben, nimmt die Vision, die Transistordichte künftiger Prozessoren nahezu zu verdoppeln, Gestalt an. CFET ist eine einzelne Struktur, die zwei Arten von Transistoren stapelt, die für die CMOS-Logik erforderlich sind. Auf der dieswöchigen IEEE International Electronic Devices Conference in San Francisco zeigten Intel, Samsung und TSMC ihre Fortschritte auf dem Weg zum nächsten Schritt in der Transistorentwicklung.
Chiphersteller stellen von der seit 2011 verwendeten FinFET-Gerätestruktur auf Nanoblech- oder All-Gate-Transistoren um. Diese Namen spiegeln den Grundaufbau des Transistors wider. Bei FinFETs steuert das Gate den Stromfluss durch die vertikalen Siliziumlamellen. Bei Nanoblatt-Geräten werden die Rippen in eine Reihe von Bändern geschnitten, die jeweils von einem Tor umgeben sind. CFETs sind im Wesentlichen Stapel höherer Siliziumstreifen, jeweils zur Hälfte für das eine Gerät und für das andere. Intel-Ingenieure erklärten in der Dezemberausgabe 2022 des Magazins IEEE Spectrum, dass das Gerät zwei Arten von Transistoren – FETs und pFETs – in einem einzigen Integrationsprozess stapelt.
Experten gehen davon aus, dass CFET in sieben bis zehn Jahren kommerziell verfügbar sein wird, doch bis dahin gibt es noch viel zu tun.
Intel war eines der ersten drei Unternehmen, das CFET demonstrierte und bereits 2020 eine frühe Version auf der IEDM vorstellte. Dieses Mal berichtete Intel über mehrere Verbesserungen rund um die einfachste Schaltung von CFET, den Wechselrichter. Ein CMOS-Inverter sendet die gleiche Eingangsspannung an die Gates beider Geräte im Stapel und erzeugt einen Ausgang, der die logische Umkehrung des Eingangs darstellt.
Marko Radosavljevic, Chefingenieur der Komponentenforschungsgruppe von Intel, sagte Reportern vor dem Treffen: „Der Wechselrichter ist auf einer einzelnen Rippe komplettiert. Bei maximaler Erweiterung wird seine Größe 50 % eines gewöhnlichen CMOS-Wechselrichters betragen.“
Intels Wechselrichterschaltung basiert auf einer neuen Möglichkeit, die oberen und unteren Transistoren (gelb) zu verbinden, sowie auf einer neuen Möglichkeit, von unterhalb des Siliziums auf einen der Transistoren (grau) zuzugreifen.
Das Problem besteht darin, dass das Zusammendrücken aller Verbindungsleitungen, die zum Stapeln zweier Transistoren in einer Wechselrichterschaltung erforderlich sind, den Flächenvorteil zunichte macht. Um die Dinge kompakt zu halten, versucht Intel, einen Teil der Überlastung bei der Verbindung mit gestapelten Geräten zu beseitigen. Bei heutigen Transistoren erfolgen alle Anschlüsse über dem Gerät selbst. Später in diesem Jahr wird Intel jedoch eine Technologie namens Backside Power Transfer einsetzen, die es ermöglicht, Verbindungen sowohl über als auch unter der Siliziumoberfläche zu ermöglichen. Bei dieser Technik werden die unteren Transistoren von unten statt von oben kontaktiert, was die Schaltung erheblich vereinfacht. Der resultierende Wechselrichter hat eine Dichtequalität, die Contact Polypitch (CPP, der Mindestabstand zwischen dem Gate eines Transistors und dem Gate des nächsten) genannt wird und 60 Nanometer beträgt. Der CPP heutiger 5-nm-Knotenchips beträgt etwa 50 nm.
Darüber hinaus verbesserte Intel die elektrischen Eigenschaften des CFET-Stapels, indem es die Anzahl der Nanoblätter pro Gerät von zwei auf drei erhöhte, den Abstand zwischen zwei Geräten von 50 Nanometern auf 30 Nanometer reduzierte und verbesserte Geometrien zur Verbindung verschiedener Teile des Geräts verwendete.
Unter Verwendung eines kleineren Formfaktors als Intels 60-nm-Formfaktor zeigte Samsung Ergebnisse für 48-nm- und 45-nm-Contact-Multi-Pitch (CPP), obwohl diese Ergebnisse eher für einzelne Geräte als für komplette Wechselrichter galten. Während die Leistung des kleineren der beiden CFET-Prototypen von Samsung abnahm, war dies nicht signifikant, und die Forscher des Unternehmens glauben, dass eine Optimierung des Herstellungsprozesses das Problem lösen wird.
Der Schlüssel zum Erfolg von Samsung ist die Fähigkeit, Source und Drain von gestapelten pFET- und nFET-Geräten elektrisch zu isolieren. Ohne ausreichende Isolierung können die Geräte, die Samsung als dreidimensionale gestapelte Feldeffekttransistoren (3DSFETs) bezeichnet, Strom verlieren. Ein wichtiger Schritt zur Erreichung dieser Isolierung besteht darin, den Ätzschritt mit Nasschemikalien durch eine neue Art der Trockenätzung zu ersetzen. Dadurch erhöht sich die Ausbeute an guten Geräten um 80 %.
Wie Intel berührt Samsung die Unterseite des Geräts aus Platzgründen unterhalb des Siliziums. Allerdings unterscheidet sich der koreanische Chiphersteller vom amerikanischen Unternehmen dadurch, dass er in jedem gekoppelten Gerät nur ein Nanosheet anstelle der drei von Intel verwendet. Den Forschern zufolge wird eine Erhöhung der Anzahl der Nanoblätter die Leistung von CFETs verbessern.
Wie Samsung hat TSMC den industriell relevanten 48-nm-Pitch erfolgreich erreicht. Was seine Geräte einzigartig macht, ist ein neuer Ansatz, der eine dielektrische Schicht zwischen den oberen und unteren Geräten erzeugt, um die Isolation zwischen ihnen aufrechtzuerhalten. Nanoblätter werden im Allgemeinen aus abwechselnden Schichten aus Silizium und Siliziumgermanium gebildet. Während der entsprechenden Prozessschritte werden diese Materialien durch siliziumgermaniumspezifische Ätzmethoden entfernt und die Silizium-Nanodrähte freigesetzt. TSMC verwendet eine Silizium-Germanium-Schicht, um die beiden Geräte zu isolieren. Da TSMC weiß, dass sich die Silizium-Germanium-Schicht schneller ätzt als andere Silizium-Germanium-Schichten, verwendet es eine Silizium-Germanium-Schicht mit einem besonders hohen Germaniumgehalt. Auf diese Weise kann die Isolationsschicht in mehreren Schritten erstellt werden, bevor die Silizium-Nanodrähte freigesetzt werden.