Auf der jüngsten IEDM-Konferenz stellte TSMC eine Prozess-Roadmap für das Chip-Packaging der nächsten Generation vor, mit der bis 2030 mehr als eine Billion Transistoren untergebracht werden können. Dies deckt sich mit der langfristigen Vision von Intel. Solch große Transistorzahlen werden durch fortschrittliches Multi-Chip-Set-3D-Packaging erreicht. TSMC strebt aber auch danach, die Komplexität monolithischer Chips zu erhöhen und letztendlich ein Design von 200 Milliarden Transistoren auf einem einzigen Chip zu erreichen.
Dies erfordert, dass TSMC die geplanten N2-, N2P-, N1.4- und N1-Knoten kontinuierlich aktualisiert. Obwohl Multi-Chipsatz-Architekturen derzeit an Bedeutung gewinnen, ist TSMC davon überzeugt, dass die Packungsdichte und die Rohtransistordichte gleichzeitig zunehmen müssen. NVIDIAs GH100-GPU mit 80 Milliarden Transistoren ist einer der größten Chips, die heute erhältlich sind, abgesehen vom Wafer-Level-Design von Cerebras.
Die Roadmap von TSMC sieht jedoch mehr als eine Verdoppelung dieser Zahl vor, zunächst mit monolithischen Designs von mehr als 100 Milliarden Transistoren und schließlich 200 Milliarden. Mit zunehmender Chipgröße wird die Ausbeute natürlich anspruchsvoller, weshalb fortschrittliche Verpackungen für kleine Chips von entscheidender Bedeutung sind.
Multi-Chip-Modulprodukte wie AMDs MI300X und Intels PonteVecchio haben Dutzende Chips integriert, darunter 47 Chips in PVC. TSMC plant, diese Erweiterung durch CoWoS, InFO, 3D-Stacking und viele andere Technologien auf Chippakete auszudehnen, die mehr als eine Billion Transistoren beherbergen.
Obwohl sich die Expansionsrate in letzter Zeit verlangsamt hat, ist TSMC immer noch zuversichtlich, Durchbrüche bei Verpackungen und Prozessen zu erzielen, um den künftigen Dichteanforderungen gerecht zu werden. Kontinuierliche Investitionen in Gießereien sorgen für Fortschritte bei der Erschließung der Halbleiterkapazitäten der nächsten Generation. Aber egal wie aggressiv die Roadmap ist, die Physik wird letztendlich den Zeitplan bestimmen.