IBM hat kürzlich die Einführung der weltweit ersten Sub-1-Nanometer-Chiptechnologie (Sub-1-nm) angekündigt, deren Kern eine neue Transistorarchitektur mit 0,7 Nanometern oder 7-Angström-Knoten ist. Das Unternehmen sagte, dass dieser Erfolg zeigt, dass von der Halbleiterindustrie weiterhin erwartet wird, dass sie ihre Leistung und Energieeffizienz weiter verbessert, wenn sie sich den physikalischen Grenzen traditioneller Herstellungsprozesse nähert.
Laut IBM kann dieser Chip fast 100 Milliarden Transistoren auf einem Chip von der Größe eines Fingernagels integrieren, fast doppelt so dicht wie der 2-Nanometer-Chip, der 2021 auf den Markt kommen wird. Verwandte Technologien basieren auf einer Reihe von Struktur- und Materialinnovationen, insbesondere der von IBM vorgeschlagenen dreidimensionalen „Nanostack“-Architektur, die darauf abzielt, die Chipherstellung in eine Ära nahe der atomaren Größenordnung zu bringen.
IBM sagte, dass öffentliche technische Ergebnisse zeigen, dass dieser neue Prozess im Vergleich zu 2-nm-Knotenchips eine Leistungssteigerung von bis zu 50 % oder eine Energieeffizienzsteigerung von 70 % bewirken kann und für Szenarien wie generative KI, Cloud-Infrastruktur und elektronische Geräte der nächsten Generation geeignet ist. Jay Gambetta, Forschungsleiter bei IBM, sagte, dass dieser Durchbruch bedeute, dass die Chip-Technologie von der Nanometer-Ära in die atomare Größenordnung übergehe und den Grundstein für die nächste Stufe der Rechenleistung legen werde.
„Nanostack“ wird von IBM als das branchenweit erste bekannte dreidimensionale Transistordesign auf Nanoblattbasis beschrieben. Diese Architektur nutzt die sequentielle 3D-Integration, um die Anzahl der Transistoren pro Chipeinheit zu erhöhen, indem Transistoren vertikal gestapelt und versetzt werden. Es können auch unterschiedliche Materialkombinationen in verschiedenen gestapelten Schichten verwendet werden, um die Leistung und den Stromverbrauch jeder Transistorschicht zu optimieren.
IBM gab außerdem an, dass diese Architektur ihre praktische Herstellungs- und rechnerische Machbarkeit durch die CMOS-Integration von ultradünnen dielektrischen Verbindungen, die Demonstration von Dual-Channel-Engineering-Fähigkeiten und die Funktionsüberprüfung von CMOS-Wechselrichtern mit der erwarteten Schaltleistung bewiesen hat. Gleichzeitig zeigen neue Forschungsergebnisse, die IBM auf der VLSI 2026 vorgestellt hat, dass die Nanostack-Architektur es SRAM ermöglichen kann, eine 40-prozentige Skalierungsverbesserung zu erreichen, was dazu beiträgt, die Datenanforderungen mit hoher Bandbreite für fortgeschrittene KI-Workloads zu erfüllen.
IBM wies darauf hin, dass mit dem Durchbruch der Logiktechnologie zum ersten Mal unterhalb des 1-Nanometer-Knotens der Chipherstellungsprozess in die Skalierungsphase auf „Angström-Ebene“ eintritt. Das Unternehmen ist davon überzeugt, dass, obwohl Knotennamen inzwischen mehr Herstellungsgenerationen als genaue physische Abmessungen darstellen, seine 0,7-nm-Technologie immer noch beweist, dass eine weitere Skalierung machbar ist, und einen Fahrplan für die Prozessentwicklung für mindestens das nächste Jahrzehnt bietet.
In Bezug auf das industrielle Layout gab IBM an, dass diese Forschung und Entwicklung in der Halbleiterforschungsanlage in Albany, New York, abgeschlossen wurde, die künftig mit High NA EUV-Lithographiegeräten ausgestattet sein wird. IBM arbeitet außerdem mit Partnern wie Lam Research, Tokyo Electronics und SCREEN Semiconductor Solutions zusammen, um EUV-Prozesse und -Tools mit hoher NA zu entwickeln, und sagte, dass entsprechende Arbeiten funktionierende Geräte hervorgebracht haben.
IBM erwähnte außerdem, dass das Unternehmen kürzlich auch die Gründung von Anderon angekündigt habe, der weltweit ersten reinen Quantengießerei. Laut IBM wird erwartet, dass die Nanostack-Technologie bereits in den nächsten fünf Jahren in Knotenanwendungen im Sub-1-Nanometer-Bereich Einzug halten wird, und dass der entsprechende Massenproduktionspfad voraussichtlich bereits in etwa den nächsten fünf Jahren verfügbar sein wird.