Zusammenfassung:
Intel hat kürzlich auf der Hot Chips-Konferenz weitere technische Details seiner Xeon 7-Serverprozessorplattform der nächsten Generation, Diamond Rapids (Codename DMR), bekannt gegeben. Die Plattform sollte ursprünglich im Jahr 2026 mit einer maximalen Konfiguration von 192 Kernen und 16 Speicherkanälen auf den Markt kommen, es wurde jedoch bestätigt, dass sie auf 2027 verschoben wird. Gleichzeitig hat Intel die Kernzahl seines Flaggschiffmodells weiter auf 256 Leistungskerne erhöht und damit direkt AMDs EPYC Venice-Serie der sechsten Generation verglichen, die ebenfalls über maximal 256 Kerne verfügt.
Anders als frühere Produkte, die auf den breiteren Servermarkt abzielen, wird sich Diamond Rapids auf Hochleistungsrechnen konzentrieren. Diese Plattform verzichtet vollständig auf die Hyper-Threading-Technologie, die in der Branche oft als Simultaneous Multi-Threading (SMT) bezeichnet wird, und stellt nur High-End-AP-Versionen für den High-Core-Markt bereit. Das ursprünglich geplante 8-Kanal-Produkt Diamond Rapids-SP wurde gestrichen. Daher wird DMR nicht alle Ebenen der AMD-Produktlinie abdecken, sondern sich auf den Wettbewerb um den Top-HPC-Markt konzentrieren.
Intels nachfolgende Coral Rapids-Produkte werden voraussichtlich die Hyper-Threading-Technologie wieder einführen und möglicherweise eine neue Generation von Prozessoren der SP-Serie hervorbringen. Allerdings ist Diamond Rapids im Hinblick auf die architektonische Komplexität immer noch einer der ausgereiftesten Xeon-Prozessoren von Intel. In gewisser Weise erinnert seine Designidee an den modularen Chiplet-Weg, den AMD 2019 mit EPYC Rome eingeführt hat: Rechen-, I/O- und Speicherfunktionen aufzuteilen und diese dann je nach Produktanforderungen flexibel zu kombinieren. Nach der Erkundung mehrerer Produktgenerationen scheint Intel endlich eine Multi-Core-Integrationsmethode gefunden zu haben, die für sich selbst besser geeignet ist.
Ein einzelner Diamond Rapids-Prozessor kann aus bis zu 22 Kernen bestehen und je nach Bedarf an Rechenleistung, Cache-Kapazität und Speicherkonfiguration erhöht oder verringert werden. Diese Kerne sind hauptsächlich in drei Kategorien unterteilt: bis zu 16 Rechenkerne, die im Intel 18A-P-Prozess hergestellt werden, 4 Rechenbaustein-Basiskerne, die im Intel 3-T-Prozess hergestellt werden, und 2 skalierbare Fabric Hub-Kerne, die auf dem Intel 3-Prozess basieren und für die Verbindung verschiedener Teile des Systems verantwortlich sind.
Unter diesen ist 18A-P eine verbesserte Version des 18A-Prozesses von Intel und gehört zur 2-nm-Prozesstechnologie. Intel behauptet, dass dieser Prozess bei gleicher Leistung den Stromverbrauch um 18 % senken kann; Bei gleichem Stromverbrauch kann eine Leistungssteigerung von bis zu 9 % erzielt werden. Zusätzlich zu den Prozessverbesserungen wird Diamond Rapids auch eine neue Mikroarchitektur für den Leistungskern einführen, sodass die tatsächliche Leistung auch von den zentralen IPC-Verbesserungen beeinflusst wird.
Jeder Rechenkern integriert bis zu 16 Kerne und den entsprechenden L2-Cache. Bis zu vier dieser Rechenkerne werden mithilfe der Foveros 3D Direct Hybrid Bonding-Technologie auf einem Rechenbaustein-Basiskern gestapelt. Der Basischip integriert L3-Cache: Jeder Rechenbaustein stellt 320 MB L3-Cache bereit, und das Spitzenmodell Diamond Rapids verfügt über eine Gesamt-L3-Cache-Kapazität von bis zu 1,28 GB.
Intel verwendet keine EMIB-eingebetteten Multi-Core-Verbindungsbrücken, um Computermodule mit E/A- und Speichermodulen zu verbinden. Stattdessen kommt eine Verpackungsverbindungslösung zum Einsatz, die eher dem UCIe-S-Stil ähnelt und Daten über ein organisches Verpackungssubstrat statt über eine Siliziumbrücke überträgt. Intel nennt diese neue Chip-Architektur eine „Fan-out-Interconnect-Architektur“.
Zwei skalierbare Fabric Hub-Chips integrieren den Speichercontroller und die I/O-Schnittstelle. Ihr Designkonzept ähnelt dem I/O-Die in den jüngsten Generationen der EPYC-Serverprozessoren von AMD. Durch die Replikation solcher Chips kann Intel die Speicherkanäle und Verbindungsfunktionen erweitern. Zwei Fabric Hubs können insgesamt bis zu 16 DDR5-Speicherkanäle bereitstellen. Die standardmäßige DDR5-Speicherrate kann bis zu 8000 MT/s erreichen, und bei Verwendung von MRDIMM kann sie 12800 MT/s erreichen.
Im Hinblick auf die erweiterte Konnektivität unterstützt Diamond Rapids bis zu 128 PCIe 6.0-, CXL 3- oder UPI 3-Lanes sowie 8 PCIe 4.0-Lanes, die für zusätzliche E/A-Geräte wie Onboard-Netzwerk-, USB- oder Baseboard-Management-Controller verwendet werden können.
Dieses Design spiegelt auch Intels Anpassungen an den Speicherzugriffsmethoden wider. Frühere Granite Rapids-APs präsentierten sich standardmäßig als drei Non-Uniform Memory Access (NUMA)-Knoten, während Xeon 7 Diamond Rapids hofft, eine Unified Memory Access (UMA)-Architektur anbieten zu können. Aufgrund der neuen Verpackungsverbindungsmethode kann der Rechenbaustein direkt mit zwei Fabric Hubs kommunizieren, wodurch das Problem des Zugriffs auf verschiedene E/A-Module durch zusätzliche Sprünge vermieden wird. Intel ist davon überzeugt, dass dieses Design nicht nur dazu beitragen kann, UMA zu realisieren, sondern auch die Kosten für fortschrittliche Verpackungen zu kontrollieren.
Es gibt jedoch noch viele wichtige Parameter der DMR-Plattform, die noch nicht bekannt gegeben wurden. Intel hat weder die maximale Frequenz des Kerns angegeben, noch hat es die IPC-Verbesserung des neuen Leistungskerns im Vergleich zu Granite Rapids bekannt gegeben. Spezifische Details zum Cache-Level sind ebenfalls begrenzt, und derzeit kann nur bestätigt werden, dass die L3-Cache-Kapazität sehr beträchtlich ist.
In Bezug auf den Befehlssatz wird Diamond Rapids die aktualisierten AMX-Matrix-Erweiterungsanweisungen unterstützen und FP8-Unterstützung hinzufügen, um die Effizienz der CPU bei der Ausführung von maschinellen Lernaufgaben zu verbessern. Der Prozessor wird außerdem eines der ersten Produkte sein, das AVX 10.2 vollständig unterstützt. AVX 10.2 zielt darauf ab, einige Einschränkungen der frühen AVX-512-Implementierung von Intel zu verbessern und ist von großer Bedeutung für Hochleistungs-Computing- und Supercomputing-Anwendungen.
Während erwartet wird, dass UMA die Standardkonfiguration wird, bleibt die NUMA-Unterstützung für HPC-Workloads, die die Aufteilung einer großen Anzahl von Kernen in kleinere Ressourcendomänen erfordern, von entscheidender Bedeutung. Intel hat noch nicht detailliert beschrieben, wie DMR die NUMA-Partitionierung implementieren wird, aber aus architektonischer Sicht kann der Prozessor theoretisch in zwei, vier oder sogar mehr Sub-NUMA-Cluster unterteilt werden. Ob diese Funktion geöffnet werden soll, hängt möglicherweise hauptsächlich von den BIOS-Einstellungen ab.
Die Produktschichtung ist ein weiteres ungelöstes Problem. Derzeit ist bekannt, dass Intel 256-Core- und 192-Core-Versionen auf den Markt bringen wird, es ist jedoch nicht klar, inwieweit die Kernzahl reduziert wird. Theoretisch kann Intel das Produkt auf eine Version mit nur einem Rechenbaustein und einem 16-Kern-Rechenkern zuschneiden; Eine realistischere Einschätzung ist jedoch, dass die Mindestkonfiguration von Diamond Rapids zwischen 64 und 128 Kernen liegen könnte.
Den veröffentlichten Spezifikationen zufolge wird Diamond Rapids voraussichtlich Intels wettbewerbsfähigste Generation von High-End-Xeon-Prozessoren der letzten Jahre werden. AMDs Venice EPYC und Intels DMR werden beide bis zu 256 Kerne, 16 Speicherkanäle, mehr als 1 GB L3-Cache und ähnliche Verbindungsfunktionen bieten; Der Stromverbrauch der Flaggschiffprodukte beider Seiten im thermischen Design wird voraussichtlich ebenfalls bei etwa 600 W liegen.
Das offensichtliche Manko von Intel besteht darin, dass es nicht über Hyper-Threading-Technologie verfügt. Bei einigen Workloads, die stark von der Anzahl der Threads abhängen, kann AMD mit SMT möglicherweise immer noch einen zweistelligen Leistungsvorteil erzielen, selbst wenn die Kernleistung beider Parteien ähnlich ist. Doch in der HPC-Welt bringt Hyper-Threading nicht immer Vorteile. Beispielsweise profitiert der HPL-Benchmark, der zur Einstufung globaler Supercomputer verwendet wird, normalerweise nicht unbedingt von Hyper-Threading. Arm hat sogar zuvor erklärt, dass synchronisiertes Multithreading in manchen Szenarien mehr schaden als nützen könnte.
Dies gibt Diamond Rapids auch die Möglichkeit, von Intel als Sandbox-Prozessor für KI-Agenten mit geringer Latenz positioniert zu werden, beispielsweise als Python-Code-Ausführungsumgebung, die die KI-Generierung hostet, oder als Isolationscontainer zum Kompilieren und Ausführen von C- und Rust-Code. Dennoch besteht eine hohe Wahrscheinlichkeit, dass DMR nicht zum Großserienprodukt von Intel wird, insbesondere im Zusammenhang mit Nvidias Förderung der selbst entwickelten Vera-CPU als bevorzugter hostseitiger Prozessor für KI-Systeme.
Letztendlich wird die Marktleistung von Diamond Rapids immer noch vom Preis und dem Preis-Leistungs-Verhältnis abhängen. Als AMD EPYC Rome auf den Markt brachte, war es zwar nicht in der Lage, Intel bei der Single-Core-Leistung zu übertrumpfen, aber es bot mit seiner höheren Kernanzahl, reichhaltigeren I/O und größeren Speichererweiterungsmöglichkeiten einen attraktiveren Stückpreis. Wenn Intel mehr Kerne zu einem niedrigeren Preis liefern kann, könnte Xeon 7 für bestimmte Kunden immer noch konkurrenzfähig sein, auch wenn AMD eine bessere absolute Leistung hat.
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