Intel hat auf dem Gebiet der fortschrittlichen Verpackung bahnbrechende Fortschritte erzielt und den Engpass der Verkapselungsflüssigkeitsversiegelungstechnologie (Encapsulation), der die Herstellung extrem großer Chips einschränkt, erfolgreich gelöst. Dieser Durchbruch wird die Erweiterung der Chip-Packungsgröße auf das 24-fache der Rastergrenze (Reticle Size) und mehr vorantreiben und damit den Grundstein für den Aufbau der nächsten Generation ultragroßer integrierter Systeme legen.
In der fortschrittlichen Verpackungsfabrik „Rio Rancho“ (Fab 9) in New Mexico, USA, beschleunigt Intel die Entwicklung und Produktion der Ultra-Large-Form-Factor-Verpackungstechnologie (HLFF) vollständig. Während die Halbleiterindustrie in die „Chiplet“-Ära eintritt, gehört ein einzelner Siliziumchip nach und nach der Vergangenheit an und wird durch ein „Silizium-Mossack“-System ersetzt, das aus mehreren dedizierten Chips besteht. Wenn jedoch die Gehäusegröße verdoppelt wird, weist die Unterfüllung, die zum Abdichten des Spalts zwischen Chip und Substrat verwendet wird, schwerwiegende Mängel auf, wie z. B. eine zu große Fließstrecke und die leichte Bildung von Blasen und Hohlräumen.
Als Reaktion auf diese Verpackungswand, die die Branche plagt, schlug das Forschungs- und Entwicklungsteam von Intel eine dreidimensionale Lösung vor, die aus „der Optimierung von Materialien, der Änderung von Sprühstrategien und der Abstimmung des Aushärtungsprozesses“ besteht. Das Team reduzierte die Füllstoffviskosität, um die Fließstrecke zu verlängern, änderte das herkömmliche Randspritzen auf Mehrpunktspritzen, um den effektiven Fließweg zu verkürzen, und kombinierte es mit optimierten Aushärtungsbedingungen, um innere Hohlräume vollständig zu beseitigen. Tests zeigen, dass Intel erfolgreich eine lückenlose Verpackung bei 5x- und 7x-Grid-Extreme-EMIB-Paketen mit 18 Chips (einschließlich 12 HBM-Standorten) erreicht und die Zuverlässigkeitsüberprüfung bei der Foveros 3D-Verpackung abgeschlossen hat.
Neben der Lösung von Verpackungsversiegelungsproblemen bietet Intel auch umfassende Lösungen für die physikalischen Grenzen ultragroßer Chips. Für die Hochgeschwindigkeits-Datenübertragung wird intern die EMIB-T-Brücke mit einer Metallschicht kleiner als 2 Mikrometer verwendet, um eine Übertragungsgeschwindigkeit von 64 Gbit/s pro Kanal zu erreichen. Extern werden Co-Packaged-Kupferkabel und Co-Packaged-Optics-Technologie (CPO) eingeführt, um das Ziel von 448 Gbit/s zu erreichen. Im Hinblick auf die Stromversorgung wird eine lokale Energiespeicherung von bis zu 1 MilliFarad durch die Einbettung von Siliziumkondensatoren unter dem Substrat und dem Chip bereitgestellt. Für den Gesamtstromverbrauch und lokale Hotspots von bis zu 15 bis 25 Kilowatt ist eine modulare, über mehrere Regionen hinweg unabhängig gesteuerte Flüssigkeitskühlungsarchitektur konzipiert. Im Hinblick auf die Ertragskontrolle konnte durch das Hinzufügen von 3 bis 4 redundanten Kanälen zu jeder Gruppe von 64 Kommunikationskanälen der Gesamtertrag von 97 % auf über 99 % gesteigert werden. Um die Biege- und Verformungsprobleme zu bewältigen, die bei riesigen Paketen auftreten können, werden ein Glaskernsubstrat mit geringer Ausdehnung, ein dicker Verstärkungsring und eine Kompressionskraft von über 4500 Newton kombiniert, um die Flachheit des Geräts sicherzustellen.
Da die Verpackungstechnologie ausgehend von der derzeitigen 8x-Rastergrenze schrittweise erweitert wird, wird erwartet, dass Intel etwa im Jahr 2028 eine Großserienproduktion erreichen wird, die die 12x-Rastergrenze überschreitet, und mit Hilfe neuer Technologien wie Glassubstraten schließlich in die Ära der Panel-Level-Packaging übergehen, die die 50x-Rastergrenze überschreitet und weiterhin zugrunde liegende Hardwareunterstützung für Anwendungen mit hoher Rechenleistung und künstlicher Intelligenz bereitstellt.