Zusammenfassung:
IBM und Siemens kündigten gemeinsame Forschungsarbeiten zur Weiterentwicklung der von IBM in diesem Jahr angekündigten NanoStack-Transistorarchitektur an, wobei der Schwerpunkt auf der Entwicklung von Werkzeugen und Prozessen liegt, die für das Design, die Simulation und die Herstellung von Chips der nächsten Generation erforderlich sind. IBM ist für die Halbleitergerätetechnologie verantwortlich, und Siemens wird Fähigkeiten in den Bereichen elektronische Designautomatisierung, Prozesssimulation, Lithographieoptimierung und fortschrittliche Fertigungssoftware beisteuern. Die beiden Parteien planen, anspruchsvollere virtuelle Modelle zu erstellen, um die Leistung zu simulieren, Designs zu optimieren und Verarbeitungsprobleme zu identifizieren, bevor tatsächlich Chips hergestellt werden.
Die Kernidee von NanoStack besteht darin, die traditionell nebeneinander angeordneten Transistoren in vertikale Stapel umzuwandeln und verschiedene Schichten gestaffelt anzuordnen, um so die Beschränkung zu durchbrechen, den Abstand zwischen Transistoren auf einer zweidimensionalen Ebene immer weiter zu verringern. Laut IBM kann die neue Architektur für jede Schicht unterschiedliche Materialkombinationen verwenden, um die Transistorleistung bzw. den Stromverbrauch zu optimieren. Durch das Übereinanderstapeln von N-Typ- und P-Typ-Transistoren können Designer außerdem Materialien und Verdrahtungsmethoden flexibler wählen. IBM beschreibt es als das branchenweit erste bekannte Nanoblatt-basierte dreidimensionale Transistordesign.
Im Juni dieses Jahres gab IBM die Ergebnisse seiner 7-Nanometer-(0,7-Nanometer-)Technologieforschung bekannt und sagte, dass fast 100 Milliarden Transistoren auf einem Chip von der Größe eines Fingernagels integriert werden können, mit einer Dichte, die etwa doppelt so hoch ist wie die des 2-Nanometer-Chips. Die Angabe „0,7 Nanometer“ bezieht sich auf den Namen des Technologieknotens und nicht auf die tatsächliche Größe jedes Transistors im Chip. Die von IBM veröffentlichten Papierergebnisse gehen davon aus, dass die neue Technologie im Vergleich zu ihrem 2-Nanometer-Knoten eine maximale Leistungssteigerung von etwa 50 % bewirken oder den Energieverbrauch bei gleicher Leistung um etwa 70 % senken kann; Andere Studien zeigen, dass die NanoStack-Architektur die SRAM-Fläche um etwa 40 % reduzieren kann. Diese Zahlen stammen aus Berechnungen und Vorhersagen von IBM zur Forschungstechnologie und stellen nicht die tatsächlich gemessene Leistung von Massenprodukten dar.
IBM gab zuvor an, dass das Forschungsteam die Machbarkeit einer tatsächlichen Herstellung und Berechnung der NanoStack-Struktur durch Experimente wie ultradünnes dielektrisches Bonden, Zweikanaltechnik und normalerweise schaltende CMOS-Wechselrichter überprüft hat. Der Übergang von Labormustern zur Massenproduktion erfordert jedoch immer noch die Lösung von Problemen wie Wafer-Bonden und -Ausrichtung, Wärmeableitung zwischen den Schichten, Mikroverdrahtung, rückseitiger Stromversorgung und dreidimensionaler Inspektion. IBM hat erklärt, dass das Unternehmen bereits in den nächsten fünf Jahren in die Produktionsphase übergehen könnte, in dieser Kooperationsankündigung mit Siemens wurden jedoch weder ein konkreter Entwicklungszeitplan noch ein Investitionsbetrag noch Kunden für die kommerzielle Massenproduktion bekannt gegeben.
Der Schwerpunkt dieser Zusammenarbeit liegt auf der Etablierung einer Werkzeugkette, die es ermöglicht, komplexe dreidimensionale Transistoren zu entwerfen, zu simulieren und herzustellen, anstatt anzukündigen, dass neue Chips in Produktion gehen. IBM und Siemens hoffen, gemeinsam die Gerätephysik, Chip-Design-Software und Herstellungsprozesse zu optimieren, um den Grundstein für nachfolgende Generationen von NanoStack- und Technologieforschung und -entwicklung über den 7-Nanometer-Knoten hinaus zu legen.
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