Auf der kommenden IEEE Solid-State Circuits Conference (SSCC) im Februar 2024 ist Samsung nicht der einzige koreanische Speicherriese, der seine neueste Technologie vorstellt. SK Hynix wird ebenfalls teilnehmen, um konkurrierende Technologien für seine flüchtigen und nichtflüchtigen Speicherproduktlinien vorzustellen.
Zunächst einmal wird SK Hynix nach Samsung das zweite Unternehmen sein, das GDDR7-Speicherchips vorstellt. Der SKHynix-Chip hat eine Geschwindigkeit von 35,4 Gbit/s, was niedriger ist als die von Samsung angegebenen 37 Gbit/s, aber die Dichte beträgt immer noch 16 Gbit. Diese Dichte ermöglicht die Bereitstellung von 16 GB Videospeicher auf einem 256-Bit-Speicherbus. Nicht alle GPUs der nächsten Generation können die Höchstgeschwindigkeit von 37 Gbit/s erreichen, und einige laufen möglicherweise mit niedrigeren Speichergeschwindigkeiten, und SK Hynix hat geeignete Optionen in seiner Produktlinie.
Wie Samsung verwendet SKHynix PAM3-I/O-Signalisierung und eine proprietäre Low-Power-Architektur (obwohl das Unternehmen nicht näher darauf eingegangen ist, ob diese den vier Low-Speed-Taktzuständen des Samsung-Chips ähnelt).
GDDR7 wird die nächste Generation von Grafikkarten im Gaming- und professionellen visuellen Bereich dominieren; Allerdings wird der Markt für KI-HPC-Prozessoren weiterhin hauptsächlich auf HBM3E basieren. SKHynix hat in diesem Bereich Innovationen hervorgebracht und wird ein neues 16-schichtiges 48-GB-(384-Gbit)-HBM3E-Stack-Design mit einer Single-Stack-Geschwindigkeit von bis zu 1280 GB/s vorführen. Ein Prozessor mit vier solcher Stacks verfügt über 192 GB Speicher und eine Bandbreite von 5,12 TB/s. Der Stack verwendet ein TSV-Design (Through Silicon Via) mit voller Leistung und ein 6-Phasen-RDQS-Schema (Read Data Queue Strobe), um den TSV-Bereich zu optimieren.
Schließlich wird SKHynix auf der Konferenz auch erstmals seinen Speicherstandard LPDDR5T (LPDDR5Turbo) für Smartphones, Tablets sowie dünne und leichte Laptops vorführen. Dank der proprietären Technologie zur Reduzierung parasitärer Kapazitäten und der Empfängertechnologie zur Spannungsoffset-Kalibrierung kann der Chip eine Datenübertragungsrate von 10,5 Gbit/s pro Pin und eine DRAM-Spannung von 1,05 V erreichen.