Ein Forschungsteam der University of Illinois in Urbana-Champaign gab kürzlich bekannt, dass es drei aktive Silizium-Schaltkreisschichten erfolgreich vertikal auf einem Siliziumchip gestapelt und eine Transistorausbeute von etwa 98 % bis 100 % erreicht hat. Es wird davon ausgegangen, dass es einen neuen technischen Weg zur Erhöhung der Chip-Rechenleistungsdichte im Kontext der Annäherung des Mooreschen Gesetzes an die physikalische Grenze bietet.
Diese Leistung wurde vom Team von Qing Cao, Professor am Fachbereich Materialwissenschaft und Werkstofftechnik der Grainger School of Engineering, vollbracht. Die Kernidee besteht nicht darin, die Größe des Geräts auf einer zweidimensionalen Ebene weiter zu reduzieren, sondern die Schaltung „nach oben aufzubauen“ und durch schichtweises Stapeln einkristalliner Siliziumfilme bei niedriger Temperatur eine dreidimensionale integrierte Einzelchipstruktur aufzubauen.
In den letzten sechzig Jahren beruhte die im Mooreschen Gesetz beschriebene „regelmäßige Verdoppelung der Anzahl von Transistoren“ auf der kontinuierlichen Verkleinerung der Strukturgrößen von Bauteilen auf einem flachen Siliziumwafer, doch jetzt stößt dieser Skalierungspfad auf harte Einschränkungen durch Quanteneffekte und die Eigenschaften des Siliziummaterials selbst. Cao Qing wies darauf hin, dass es im Hinblick auf wichtige Prozessparameter wie den Kontakt-Gate-Abstand schwierig sei, Transistoren in modernen Prozessen kleiner zu machen. Das Problem sei nicht mehr die Prozessbereitschaft, sondern „die Abhängigkeit von den inhärenten Materialeigenschaften von Silizium und den Grundgesetzen der Quantenmechanik“.
In diesem Zusammenhang gilt die dreidimensionale Integration als eine der wichtigen Richtungen zur weiteren Verbesserung der Rechendichte. Durch das Stapeln von Logik- und Speicherzellen in vertikaler Richtung können Chipentwickler nicht nur mehr Transistoren auf derselben Grundfläche unterbringen, sondern auch die Verbindungswege zwischen den Schichten erheblich verkürzen, wodurch die Bandbreite erhöht und die Latenz verringert wird. Derzeit hat die Branche die Stacked-Chip-Technologie in Produkten wie High-Bandwidth Memory (HBM) und AMDs 3D V-Cache übernommen. Die meisten dieser Lösungen basieren jedoch auf dem Bonden zwischen Wafern oder Chips. Aufgrund der Größe und Ausrichtungsgenauigkeit von Through-Silicon Vias (TSV) gibt es immer noch eine Obergrenze für die Verbindungsdichte zwischen den Schichten.
Anders als bei der bestehenden Stapeltechnologie übernimmt das Team von Cao Qing die Idee der „monolithischen 3D-Integration“, d. Diese Idee unterliegt seit langem dem thermischen Budget: Herkömmliche Hochleistungs-Siliziumprozesse erfordern häufig hohe Temperaturen von fast 1.000 Grad Celsius, und die Industrie geht allgemein davon aus, dass eine Erwärmung auf mehr als etwa 400 Grad Celsius nach Fertigstellung der ersten Schicht aus Schaltkreisen und Metallen zu inakzeptablen Schäden an der bestehenden Struktur führen wird. Um dieses Problem zu umgehen, haben sich einige Forschungsarbeiten der Verwendung neuer Materialien für die Herstellung von Oberschichtgeräten zugewandt. Diese Geräte sind jedoch im Allgemeinen nicht so schnell und zuverlässig wie das darunter liegende Silizium, was sich negativ auf die Gesamtleistung auswirkt.
Cao Qings Team entschied sich dafür, weiterhin monokristallines Silizium zu verwenden, änderte jedoch die „Wafer-Lademethode“. Die Forscher bereiteten zunächst ultradünne einkristalline Silizium-Nanofilme auf dem Spenderwafer vor, schälten sie vom Wafer in unabhängige, selbsttragende Filme und laminierten diese Filme dann mithilfe eines Rolle-zu-Rolle-Transferprozesses ähnlich einer „Laminiermaschine“ bei einer Temperatur von nicht mehr als 200 Grad Celsius auf die Oberfläche des bearbeiteten Zielwafers. Dank der Beibehaltung der Einkristallstruktur weisen diese Filme nach der Geräteverarbeitung ähnliche elektrische Eigenschaften wie herkömmliche Hochtemperatur-Siliziumtransistoren auf und erfüllen gleichzeitig die strengen Anforderungen an das Wärmebudget der monolithischen dreidimensionalen Integration.
Auch die physikalische Form der Gerätestruktur ist ein großer Vorteil. Im Gegensatz zur herkömmlichen Stapeltechnologie, bei der ganze Wafer mit einer Dicke von etwa 500 bis 700 Mikrometern gehandhabt werden müssen, ist der vom Team verwendete Silizium-Nanofilm nur etwa 10 Nanometer dick. Bei diesem Maßstab ist der Siliziumfilm in der Lage, sich zu biegen und sich den winzigen Wellen der darunter liegenden Schaltkreisoberfläche anzupassen, wodurch eine engere Passform ermöglicht wird, die das Risiko von Hohlräumen und Fehlstellen verringert, die beim starren Wafer-Bonden auftreten. Das Forschungsteam wies darauf hin, dass diese Form den Prozessablauf vereinfacht, das Kostenpotenzial senkt und einer Skalierung auf die Massenproduktion auf Wafer-Ebene förderlicher ist.
Um die Prozesstemperatur weiter in einem sicheren Bereich zu kontrollieren, nahm das Team auch Anpassungen an der Transistorarchitektur vor. Der herkömmliche CMOS-Prozess basiert auf mehreren Hochtemperaturdotierungen zur Bildung des Source-Drain-Übergangsbereichs. In dieser Forschung wird jedoch eine Lösung mit „übergangslosen Transistoren“ verwendet, bei der ultradünne Siliziumfilme vor dem Stapeln hochkonzentriert und gleichmäßig dotiert werden und anschließend der gesamte Kanal durch das Gate gesteuert wird. Die ultradünne Kanaldicke trägt dazu bei, effektive Gate-Kontrollfunktionen zu erreichen, während hohe Dotierungsniveaus dazu beitragen, den Kontaktwiderstand zu reduzieren, wobei die Leitungsleistung und die Prozesserreichbarkeit berücksichtigt werden.
Auf dieser Grundlage stapelte das Forschungsteam drei Schaltkreisschichten auf einem einzigen Chip, wobei jede Schicht 625 Transistoren enthielt, und verband die dreischichtige Struktur über vertikale Metallverbindungen in Reihe zu einem vollständigen Schaltkreis. Die Testergebnisse zeigen, dass der Dreischichttransistor in Bezug auf Schlüsselindikatoren wie die Ausgangsstromdichte dem Bulk-Siliziumbauelement des herkömmlichen Hochtemperaturprozesses entspricht. Gleichzeitig weist es eine gute Konsistenz und eine extrem hohe Ausbeute im Hackschnitzelbereich auf. Die Geräteleistung ist mindestens drei- bis viermal höher als die von monolithischen dreidimensionalen Geräten mit alternativen Materialien. Basierend auf diesen gestapelten Geräten gelang es dem Team, Prototypen von dreidimensionalen Logikschaltungen und statischen Direktzugriffsspeicherzellen (SRAM) zu verifizieren.
Das Beispiel SRAM spiegelt intuitiv die architektonischen Vorteile der dreidimensionalen Integration wider. Cao Qing sagte, dass beim herkömmlichen SRAM am Beispiel des in CPUs und GPUs weit verbreiteten statischen Direktzugriffsspeichers sechs Transistoren auf derselben Ebene angeordnet sein müssten, um ein Informationsbit zu speichern. Durch die vertikale Integration können diese sechs Geräte auf mehrere Ebenen verteilt werden, „z. B. indem vorstädtische Wohngebiete durch Hochhäuser ersetzt werden, um den Kuchen zu verteilen“. Dadurch kann die belegte Fläche erheblich reduziert werden, während die gleichen Funktionen erhalten bleiben und gleichzeitig die Effizienz der Kommunikation zwischen den Schichten verbessert wird.
Das Forschungsteam betonte, dass die Bedeutung dieser Leistung eher in der „Massenproduktion“ als in einer einmaligen Demonstration im Labor liege. In der derzeit demonstrierten dreischichtigen Struktur hat die Geräteausbeute 98 % bis 100 % erreicht und die Leistungsschwankungen zwischen den Geräten sind gering. Theoretisch können mit diesem Prozess auch weiterhin weitere Schaltkreisschichten auf die bestehenden drei Schichten gestapelt werden, während gleichzeitig hohe Geschwindigkeit und Konsistenz erhalten bleiben. Dies legt den Grundstein für die Übertragung des Prozesses auf Gießereien und den Übergang zu tatsächlichen Halbleiterproduktionslinien in der Zukunft.
Das Projekt wird vom Center for Advanced Semiconductor Chips with Accelerated Performance der Grainger School of Engineering der University of Illinois gefördert. Zu den Industriepartnern des Zentrums zählen große Chipunternehmen wie IBM, Intel und TSMC. Forscher planen derzeit die Einführung dieser dreidimensionalen integrierten monokristallinen Einzelchip-Siliziumtechnologie in das industrietaugliche Gießereisystem. Wenn es erfolgreich implementiert werden kann, wird erwartet, dass dieser neue dreidimensionale Siliziumchip in Zukunft in kommerziellen Chips „nach oben wächst“ und eine neue Erweiterungsform für Moores Gesetz in der Post-Silizium-Ära sucht.