Die neuesten Untersuchungen von Morgan Stanley zeigen, dass die aktuelle Defektdichte (D0) des 14A-Prozessknotens der nächsten Generation von Intel etwa 0,5 beträgt, was bedeutet, dass im langen und komplexen Halbleiterherstellungsprozess der Anteil rein funktionaler Ausschusschips pro Waferflächeneinheit gering ist und die Gesamtausbeute im Vergleich zu neuen Prozessen im gleichen Stadium beträchtlich ist.
Für Intel zeigen diese Daten, dass sich 14A noch im Anfangsstadium seines Hochlaufs befindet, stützen jedoch frühere Behauptungen, dass 14A 18A im gleichen Entwicklungsplan übertroffen hat. Intel plant, die Defektdichte dieses Knotens im ersten Quartal 2027 weiter auf etwa 0,1 bis 0,2 zu reduzieren und ihn als Knoten zu nutzen, um mit dem Tape-Out interner Testchips und dem Hochlauf der Massenproduktion in kleinem Maßstab für seine eigenen Produkte zu beginnen. Anschließend soll 2028 mit der Risikotest-Produktionsphase begonnen werden, und 2029 wird mit der Massenproduktion im großen Maßstab begonnen.
Im Hinblick auf aktuelle Massenprodukte verwendet Intels neuester „Panther Lake“-SoC eine Multi-Chip-Packaging-Lösung, bei der der für den Rechenkern verwendete Rechenchip (Compute Tile) auf Basis des 18A-Prozesses hergestellt wird. Seine Chipgröße beträgt etwa 8,004 × 14,288 mm und die Fläche beträgt etwa 114,304 Quadratmillimeter. Der Artikel verwendet dies als Referenz und geht davon aus, dass die Chipfläche unverändert bleibt, die Transistordichte jedoch erhöht und auf den 14A-Prozess migriert wird. Unter der aktuellen Bedingung von D0=0,5 kann die theoretische Ausbeute eines Designs dieser Größe im 14A-Prozess etwa 56,45 % erreichen. Hervorzuheben ist, dass sich 18A derzeit in der Massenproduktionsphase befindet, sodass die tatsächliche Ausbeute immer noch besser ist als bei 14A, das sich noch in der Hochlaufphase befindet. Statistischen Schätzungen zufolge kann 14A jedoch mit der aktuellen Prozessreife dieses Niveau erreichen, was als durchaus positives Signal gewertet wird. Diese Schätzung basiert auf Produktionsbedingungen auf einem EUV-Gerät mit hoher numerischer Apertur (High-NA) im Halbfeld-Belichtungsmodus und spiegelt die frühen Phasen der nachhaltigen Optimierung für Intel 14A wider. Morgan Stanley erwähnte in dem Bericht auch, dass die Ausbeute der Testchips, die derzeit zur Verifizierung verwendet werden, bei etwa 40 % liegt. Wenn man bedenkt, dass die Die-Größe des Testchips wahrscheinlich deutlich größer sein dürfte als die des „Panther Lake“-Rechenchips, stehen diese Daten nicht im Widerspruch zur obigen Modellschätzung.
Wenn es Intel als mittel- bis langfristiges Ziel gelingt, die D0-Defektdichte von 14A erfolgreich auf 0,1–0,2 zu komprimieren, wird bei einem Chipdesign mit einer Fläche von etwa 100 Quadratmillimetern eine theoretische Ausbeute von 80–90 % erwartet. Die spezifische Ebene hängt von der tatsächlichen Schaltungsstruktur und Layoutimplementierung ab. Der Bericht wies darauf hin, dass diese Vorhersage hauptsächlich auf dem klassischen Poisson-Ertragsmodell basiert und es in der Branche viele verschiedene Berechnungsmethoden gibt; Darüber hinaus muss zwischen „Defektausbeute“ und „parametrischer Ausbeute“ unterschieden werden. Ersteres konzentriert sich darauf, ob der Chip leuchten und funktionieren kann, und letzteres berücksichtigt, ob der Chip die Produktspezifikationen hinsichtlich Stromverbrauch, Frequenz und anderen Indikatoren vollständig erfüllen kann. Bei der parametrischen Ausbeute handelt es sich häufig um hochsensible interne Daten, und es ist für Außenstehende schwierig, diesbezüglich detaillierte Informationen über 14A zu erhalten.
Hinsichtlich Designunterstützung und Kundenökosystem entspricht Intel 14A derzeit der Version 0.5 des Process Design Kit (PDK). Dem Plan zufolge werden Gießereikunden bei der Veröffentlichung der Version 0.9 PDK den Massenproduktionsmaßstab, das spezifische Produktdesign und andere Schlüsselparameter auf der Plattform finalisieren. Lip-Bu Tan, Mitglied des Intel-Vorstands und erfahrener Investor in der Branche, nannte die Version 0.9 des PDK zuvor den „heiligen Gral“ dieses Knotens und erwartete, dass diese Version im Oktober dieses Jahres für die Öffentlichkeit zugänglich sein würde.
Im Hinblick auf die Ausrüstung der Produktionslinie und die Prozessfähigkeiten hat die Zusammenarbeit von Intel mit ASML den Abnahmetest der High-NA-EUV-Lithographiemaschine abgeschlossen, die dem 14A-Knoten in der Produktionslinie des Gießereigeschäfts von Intel entspricht, um die Gesamtkapazität der Waferproduktion zu verbessern. Das derzeit eingesetzte TWINSCAN EXE:5200B ist das High-NA-EUV-Scangerät der zweiten Generation von ASML, das von der zuvor für den 14A-Testlauf verwendeten TWINSCAN EXE:5000-Plattform übernommen und aktualisiert wurde. Mit dieser Ausrüstung der neuen Generation hat Intel in einer einzigen Saison mehr als 30.000 Wafer-Verarbeitungsexperimente durchgeführt. Durch die Reduzierung der für bestimmte Prozessschichten erforderlichen Fotolithographieschritte konnte der Prozess einiger Schichten von etwa 40 Schritten auf weniger als 10 Schritte reduziert werden, wodurch die Prozesszykluszeit erheblich verkürzt und der gesamte Herstellungsprozess vereinfacht wurde.
Vor dem Hintergrund des harten Wettbewerbs in der weltweiten Waferherstellung legt Intels schrittweiser Durchbruch bei der 14A-Prozessausbeute nicht nur den Grundstein für die zukünftige Produkt-Roadmap des Unternehmens, sondern stellt auch ein wichtiges Verhandlungsinstrument für sein Gießereigeschäft dar, um im High-NA-EUV-Zeitalter Aufträge von potenziellen Großkunden zu gewinnen. Das im Bericht zitierte Ertragsschätzungsmodell stammt aus den von SemiAnalysis bereitgestellten Wafer- und Chip-Ertragsberechnungstools, die die aktuelle Analyse und Beurteilung der 14A-Produktionskapazität und Ertragsaussichten weiter unterstützen.