Eine große Menge an Messdaten und technischen Details scheinen Huaweis Antwort auf den jüngsten Aufruhr in der Branche zu sein. Am 25. Mai dieses Jahres veröffentlichte He Tingbo, Leiter von Huawei Semiconductors, zum ersten Mal einen Vorabdruck (V1-Version) der „Time Minimization Theory for Multi-Level Electronic Systems“ auf ChinaXiv, einer Vorabveröffentlichungsplattform für wissenschaftliche Arbeiten der Chinesischen Akademie der Wissenschaften, um einen neuen technologischen Weg für die Entwicklung von Halbleitern in der Post-Moore-Ära zu finden.
Im Gegensatz zur „geometrischen Schrumpfung“, die in den letzten Jahrzehnten in der geometrischen Größe von Transistoren ständig abgenommen hat, schlägt diese Theorie vor, die „geometrische Schrumpfung“ durch „Zeitschrumpfung (τ)“ als neues Ziel für die kontinuierliche Weiterentwicklung elektronischer Systeme zu ersetzen. Durch Technologien wie Logic Folding (Logikfaltung), Unified Bus (Unified Bus) und optische Hi-ONE-Verbindung wird die Signallaufzeit von Geräten, Schaltkreisen und Chips auf mehreren Ebenen des Systems kontinuierlich komprimiert, um kontinuierliche Verbesserungen bei Leistung, Energieeffizienz und Systemintegration zu erzielen.
Am 3. Juli veröffentlichte He Tingbo die V2-Version auf ChinaXiv. Im Vergleich zur V1-Version hat sich die Kerntheorie der neuen Version des Papiers nicht geändert, es wurden jedoch zahlreiche Messdaten und technische Details hinzugefügt und der Entwicklungsweg des Kirin-Prozessors und der Ascend AI-Plattform in den nächsten Jahren weiter verfeinert.
Für die globale Halbleiterindustrie, die an die physikalischen Grenzen fortschrittlicher Prozesse stößt, ist dies auch eine der bemerkenswertesten Änderungen in diesem Papier-Update.
Verwenden Sie Qilin, um das τ-Gesetz zu überprüfen
Im Vergleich zu Version 1, die mehr Antworten auf die Frage „Was ist das τ-Gesetz?“ bietet, verwendet Version 2 mehr Daten, um die Umsetzung dieser Theorie näher zu erläutern.
Am Beispiel der im Kern des Papiers vorgeschlagenen dreidimensionalen Logikfaltung stellt V1 hauptsächlich die Grundidee der Verwendung dreidimensionaler Stapelung vor, um kritische Pfade zu verkürzen, RC-Verzögerungen zu reduzieren und die Frequenz und Transistordichte zu erhöhen, während V2 die wichtigsten technischen Bedingungen, die diese Technologie erreichen kann, weiter erläutert.
Das Papier fügt das Konzept des „Gear Ratio“ hinzu, um die Beziehung zwischen dem Hybrid-Bonding-Abstand und dem Verdrahtungsabstand der oberen Metallschicht zu beschreiben. Das Papier weist darauf hin, dass der Designraum nur dann von der herkömmlichen diskreten Optimierung auf Makroblockebene (Discrete Optimization) in eine kontinuierliche Optimierung auf Einheitsebene (Continuous Optimization) umgewandelt werden kann, wenn der vertikale Verbindungsabstand nahe genug am Abstand der oberen Metallschicht liegt (das Übersetzungsverhältnis liegt unter 3, idealerweise nahe bei 1).
Dieser Wandel ist von entscheidender Bedeutung, da er es EDA-Tools ermöglicht, mehrere aktive Schichten als kontinuierliches Ganzes zu behandeln und schichtübergreifendes kollaboratives Design mit Standardeinheitengranularität durchzuführen, anstatt durch den umfassenden Ansatz der gewaltsamen Schichtung nach Funktionsmodulen eingeschränkt zu werden, wodurch das wahre Potenzial der dreidimensionalen Stapelung freigesetzt wird. In dem Papier wird auch darauf hingewiesen, dass Huawei zur Erreichung dieses Ziels viele Jahre lang Prozessentwicklungsbemühungen in den Bereichen Ultra-Fine-Pitch-Hybrid-Bonding, TSV-Schrumpfung und Laminierungspräzisionskontrolle durchgeführt hat.
In V1 hat Huawei den Entwicklungsplan für zukünftige Generationen von Kirin-Prozessoren aufgeführt, die auf Logikfaltung basieren. Auf dieser Grundlage hat V2 eine Projektionskurve der Transistordichte und der CPU-Frequenz hinzugefügt und so die Kernfrequenz der CPU-Leistung, die Transistordichte und die Entwicklung der Logikfaltung in einen umfassenderen quantitativen Rahmen integriert. Auf der mobilen Seite ergänzt V2 eindeutig den Entwicklungspfad von TSV, der schrittweise von der obersten Metallschicht zur M6-Schicht (die mehr als 30 % der High-Level-Verkabelungsressourcen freigeben kann) und von zwei Schichten zu drei und vier Schichten multiaktiver Schichtstapelung führt. Zeitlich gesehen wird das Huawei Ascend 990 etwa im Jahr 2030 die logische Faltung einführen.
Im Vergleich zur Roadmap selbst ergibt sich die größere Änderung aus der großen Menge an technischen Verifizierungsdaten, die dem Papier hinzugefügt wurden. Die V2-Version fügt einen tatsächlichen Messvergleich zwischen Kirin 2026 und Kirin9030 Pro unter gleichen Leistungsbedingungen hinzu und zeigt die Änderungen in Spannung, Stromverbrauch und Leistungsdichte der beiden Chips unter demselben Leistungsziel. Die Daten zeigen, dass Kirin 2026 bei einer Umgebungstemperatur von 25 °C und anderen Leistungszielen die Versorgungsspannung von 1,1 V auf 0,9 V reduzieren kann, der normalisierte Stromverbrauch auf 0,59 sinkt (d. h. der Stromverbrauch wird um 41 % reduziert) und die normalisierte Leistungsdichte um etwa 5,6 % sinkt.
Aus Sicht der Industrie zeigt V1 hauptsächlich Leistungsergebnisse an, während V2 die technischen Einschränkungen, Wärmemanagementstrategien und Designmethoden ergänzt, die zur Erzielung dieser Ergebnisse beitragen, und so die schrittweise Entwicklung des τ-Gesetzes von einem theoretischen Rahmen zu einer Reihe von Chipdesignmethoden weiter vorantreibt, die kontinuierlich verifiziert werden können.
Vom Chip zum KI-Cluster
Neben mobilen Endgeräten ist eine weitere bemerkenswerte Änderung in der V2-Version eine umfassendere Erklärung, wie sich das τ-Gesetz von einem einzelnen Chip auf das gesamte KI-Rechnersystem erstreckt.
Huawei ist davon überzeugt, dass der Engpass bei KI-Systemen im Zuge der Weiterentwicklung großer Modelle nicht mehr nur in der Rechenleistung eines einzelnen Chips liegt, sondern auch im allmählichen Ungleichgewicht in der Entwicklungsgeschwindigkeit mehrerer Ebenen wie Rechenleistung, Verbindung, Speicherung und Stromversorgung. Wenn die KI-Infrastruktur in Zukunft die Leistung weiter verbessern möchte, muss sie die Zeitkonstante τ auf Systemebene weiter komprimieren und darf sich nicht nur auf die Entwicklung eines einzelnen Prozessknotens verlassen.
Im Hinblick auf den konkreten Implementierungspfad geht das aktualisierte Papier anhand mehrerer neuer schematischer Diagramme weiter auf die Arbeitsteilung und Zusammenarbeit der drei Technologien Unified Bus, Hi-ONE und 3D Folding im System ein. Die drei Technologien arbeiten zusammen, um τ auf verschiedenen Ebenen zu optimieren und bilden ein kollaboratives Design auf Systemebene von Chips über Verbindungen bis hin zu KI-Clustern.
Darüber hinaus hat Huawei in der V1-Version auch eindeutig eine Reihe wichtiger Probleme vorgeschlagen, die gelöst werden müssen, darunter eine EDA-Toolkette, die an die dreidimensionale Logikteilung, die Kompensation von Prozessabweichungen zwischen Wafern, den vertikalen Verbindungsaufwand, den Systemenergieverbrauch und neue Benchmark-Testmethoden angepasst ist. Gleichzeitig werden in V2 die Designstrategie für thermische Sensoren und die entsprechenden Leistungsdichtemessdaten ergänzt.
Zum Zeitpunkt der Drucklegung wurde das Papier auf der ChinaXiv-Plattform mehr als 260.000 Mal angeklickt und mehr als 50.000 Mal heruntergeladen.
Es ist erwähnenswert, dass Huawei τ Law in den beiden Versionen des Papiers nicht als ausgereifte Lösung beschrieb, sondern es als ein Engineering-System positionierte, das sich ständig weiterentwickelt und eine Zusammenarbeit über die gesamte Industriekette hinweg erfordert.
He Tingbo erwähnte, dass er hofft, dass in den nächsten sechs bis zehn Jahren Unternehmen, wissenschaftliche Forschungsteams und industrielle Ökologie mit τ als ihren zentralen Forschungs- und Entwicklungszielen das Entwicklungsmuster der Computerindustrie in den folgenden zehn Jahren dominieren werden.
„Der technologische Entwicklungsrahmen für die nächsten zehn Jahre ist klar, aber es gibt immer noch viele ungelöste Probleme, die nicht von einem einzelnen Unternehmen gelöst werden können. Werkzeugketten, Industriestandards, Leistungsbenchmarks, Gerätephysik, Geschäftsmodelle und andere Bereiche erfordern eine gemeinsame Entwicklung durch die gesamte Branche.“ sagte er Tingbo.