Zusammenfassung:
He Tingbo, Präsident der Halbleitersparte von Huawei, veröffentlichte kürzlich einen Artikel mit dem Titel „Huaweis τ-Chip sollte schmelzen?“ auf ChinaXiv, einer Vorabveröffentlichungsplattform für wissenschaftliche Arbeiten der Chinesischen Akademie der Wissenschaften. Zum ersten Mal nutzte er tatsächliche Messdaten von Massenchips, um direkt auf die Zweifel der Industrie einzugehen, dass 3D-Stacking unweigerlich Wärme erzeugen wird.
Das Papier enthüllte, dass die Transistordichte des Kirin 2026-Chips mithilfe der Logic Folding-Technologie von 155 Millionen auf 238 Millionen pro Quadratmillimeter gestiegen ist, was einer Steigerung von 55 % entspricht. Dieser Anstieg entspricht den Ergebnissen der Miniaturisierung des traditionellen Handwerks in den letzten drei Jahren.
Bei gleicher Leistung sank der Stromverbrauch der NPU um 66 %, der Stromverbrauch der GPU um 58 % und der Stromverbrauch des CPU-Kerns um 41 %. Als die NPU die gleiche Rechenleistung von 29 TOPS beibehielt, sank die Frequenz um 63 %, die Spannung sank von 0,85 V auf 0,55 V und die Leistungsdichte sank um 73 %.
He Tingbo wies darauf hin, dass der Großteil des Energieverbrauchs des Chips nicht für Transistorberechnungen, sondern für die Datenübertragung über Metallverkabelung aufgewendet wird. Beim logischen Falten werden planare Schaltkreise vertikal gestapelt und lange horizontale Leiterbahnen durch sehr kurze vertikale Verbindungen ersetzt. Typische Kernverdrahtungslängen werden um etwa 20 % und kritische Pfade um bis zu 70 % verkürzt.
Durch die Verkürzung der Leiterbahnen wird die Verbindungskapazität direkt reduziert, und die Schaltung kann die Betriebsspannung weiter reduzieren. Der dynamische Stromverbrauch ist proportional zum Quadrat der Spannung, was zu größeren Steigerungen des Stromverbrauchs führt. Die Anzahl der Taktpuffer in einem bestimmten Modul wurde von 43.600 auf 19.000 reduziert, was einer Reduzierung um mehr als die Hälfte entspricht.
Im Hinblick auf das Wärmemanagement setzt Huawei auf wärmebewusste Zonen- und Layoutplanungsstrategien. Es vermeidet bewusst das Falten von Hochleistungsschaltkreisen während der Entwurfsphase und verhindert, dass Hochleistungssubsysteme im Raum benachbart sind. Die Module, die die meiste Wärme erzeugen, werden dort platziert, wo der Wärmeableitungspfad am klarsten ist.
Kirin 2026 ist der erste mobile SoC mit logischer Faltung. Mit einem Hybrid-Bonding-Abstand von 1,5 Mikron werden 50 Millionen vertikale Verbindungen erreicht. Huawei betont, dass diese Leistungsunterschiede vollständig auf architektonische Änderungen zurückzuführen sind und keine neuen Fotolithografieverfahren verwenden.
Die logische Faltung funktioniert jedoch nicht auf allen Modulen konsistent und die Vorteile verschiedener Recheneinheiten variieren erheblich.
Der Gesamtstromverbrauch des DSP-Moduls sank um 25 %, da aber gleichzeitig die Chipfläche um 40 % reduziert wurde, erhöhte sich die Leistungsdichte um 24 %. Kirin 2027 hat dieses Problem gelöst. Allerdings sind die Vorteile des CPU-Leistungskerns aufgrund der seriellen Recheneigenschaften relativ begrenzt und der Stromverbrauch wird um 41 % reduziert.
Kommentare