Zusammenfassung:
Die von Huawei in den letzten Jahren vorgeschlagene Logic Folding-Chiparchitektur hat erneut die Aufmerksamkeit der Halbleiterindustrie auf sich gezogen. Zuvor von Huawei veröffentlichte Daten zeigen, dass durch die Neuorganisation der internen Logikschaltkreise des Chips und die Durchführung eines vertikalen dreidimensionalen Layouts der Signalübertragungsweg erheblich verkürzt und die Anzahl der für das Taktnetzwerk erforderlichen Puffer erheblich reduziert werden kann. Experten der Halbleiterindustrie weisen jedoch darauf hin, dass diese Architektur zwar einige Signalübertragungskosten senken kann, das schwierigste Wärmeableitungsproblem von 3D-Chips jedoch nicht grundsätzlich lösen kann und dass dies auch ein großes Hindernis für die weitere Ausweitung ihres Umfangs darstellen könnte.
Logic Folding ist eine Chip-Designmethode, die Huawei im Zusammenhang mit Beschränkungen für fortschrittliche Halbleitertechnologie in den Vereinigten Staaten vorgeschlagen hat. Die Kernidee besteht nicht einfach darin, sich auf fortschrittlichere Photolithographieprozesse zu verlassen, um Transistoren zu verkleinern, sondern darin, die Ausbreitungsdistanz von Signalen innerhalb des Chips zu verkürzen, indem die Logikeinheiten innerhalb des Chips neu angeordnet und die Schaltkreise, die ursprünglich hauptsächlich auf der zweidimensionalen Ebene verteilt waren, in die vertikale Richtung verschoben werden.
Diese Idee basiert auf dem von Huawei vorgeschlagenen „Tau Scaling Law“. Das traditionelle Mooresche Gesetz konzentriert sich hauptsächlich auf die Transistorgröße und die Anzahl der Transistoren, während die von Huawei vorgeschlagene Tau-Skalierung mehr auf die Signalausbreitungszeit und den internen Chip-Verbindungsabstand achtet, in der Hoffnung, durch Verkürzung des Datenübertragungspfads die Leistung und Energieeffizienz zu verbessern.
In den von Huawei veröffentlichten Testdaten kann Logic Folding einige kritische Logikpfade deutlich verkürzen. Unter ihnen ist das Uhrennetzwerk eines der wichtigsten Optimierungsziele. Da moderne Hochleistungsprozessoren eine große Anzahl von Logikeinheiten enthalten, müssen Taktsignale über komplexe Taktbäume an verschiedene Bereiche des Chips weitergeleitet werden. Um die Signalqualität sicherzustellen, muss eine große Anzahl von Taktpuffern eingesetzt werden.
Daten von Huawei zeigen, dass nach der Neuorganisation verwandter Schaltkreise durch Logic Folding die Anzahl der Taktpuffer in einem Verarbeitungsmodul von etwa 43.600 auf 19.000 reduziert werden kann, was einer Reduzierung von mehr als 50 % entspricht.
Gleichzeitig kann auch die Länge der relevanten Taktverkabelung deutlich verkürzt werden. Laut von Huawei veröffentlichten Daten kann der kritische Pfad in einigen Designs um bis zu 70 % verkürzt werden, und der gesamte Signalpfad kann im Durchschnitt um etwa 20 % verkürzt werden.
Das Prinzip dahinter ist nicht kompliziert. Je länger die Signalleitungen im Chip sind, desto größer sind der parasitäre Widerstand und die Kapazität und desto mehr Energie ist zum Antrieb dieser Leitungen erforderlich. Durch die Verkürzung der Signalausbreitungsstrecke kann die durch die Verbindung erzeugte kapazitive Belastung reduziert werden, wodurch der dynamische Stromverbrauch verringert wird.
Taktnetzwerke eignen sich besonders für diese Optimierung, da Taktsignale kontinuierlich durch den Chip verbreitet werden müssen. Selbst wenn der Prozessor nicht viele tatsächliche Berechnungen durchführt, kann der Taktbaum dennoch beträchtliche Energie verbrauchen. Wenn daher die Anzahl der Taktpuffer und die damit verbundenen Verkabelungslängen reduziert werden können, ist es möglich, bestimmte Leistungsgewinne zu erzielen, ohne den Herstellungsprozess des Transistors zu ändern.
Dies ist auch einer der wichtigen Gründe, warum Huawei glaubt, dass Logic Folding den Skalierungsengpass herkömmlicher Chips überwinden kann. Verglichen mit der ausschließlichen Verwendung fortschrittlicher Fotolithografietechnologie kann eine Neugestaltung der internen Struktur des Chips theoretisch die Leistung und Energieeffizienz basierend auf dem bestehenden Herstellungsprozess weiter verbessern.
Das Problem ist jedoch, dass der Chip nicht nur eine zweidimensionale Fläche hat. Wenn eine große Anzahl von Hochleistungs-Logikschaltungen vertikal gestapelt wird, steigt die Leistungsdichte pro Volumeneinheit des Chips schnell an. Der Hauptweg der Wärmeableitung herkömmlicher zweidimensionaler Chips besteht darin, die Wärme von der Oberfläche des Siliziumchips zum Kühlkörper zu leiten. Bei dreidimensionalen Chips ist die interne Logikschicht weiter von der externen Wärmeableitungsstruktur entfernt und die erzeugte Wärme lässt sich schwieriger ableiten. Dies ist auch eine der größten Bedenken von Halbleiterexperten in Bezug auf Logic Folding.
Wenn zwei oder mehr Hochleistungs-Logikschichten übereinander gestapelt werden, kann die pro Volumeneinheit erzeugte Wärme immer noch erheblich ansteigen, selbst wenn der Gesamtstromverbrauch des gesamten Chips sinkt. Insbesondere wenn hochstromverbrauchende Module wie CPU-Kerne, GPU-Recheneinheiten und NPUs an überlappenden Positionen platziert werden, bilden sie sehr offensichtliche lokale Hotspots.
Sobald die Hot-Spot-Temperatur zu hoch ist, muss der Chip die Betriebsspannung reduzieren, die Frequenz reduzieren oder sogar die Leistung aktiv einschränken, da dies sonst die Lebensdauer des Transistors und die Zuverlässigkeit des Chips beeinträchtigen kann. Daher können theoretische Leistungssteigerungen letztlich durch thermische Einschränkungen zunichte gemacht werden.
Huawei selbst hat zugegeben, dass die Wärmeableitung eine der zentralen Herausforderungen für die Weiterentwicklung von Logic Folding darstellt. Mit zunehmender Anzahl gestapelter Schichten wird es immer schwieriger, die Nachfrage mit der herkömmlichen passiven Kühlmethode zu decken, die auf Metallmaterialien zur Wärmeleitung zur Chipoberfläche basiert.
Huawei erforscht derzeit Lösungen, darunter Diamant-Wärmeableitungsschichten und Mikroflüssigkeitskühlkanäle, in der Hoffnung, einen effektiveren Wärmeleitungspfad auf der Ober- und Unterseite des Chips zu schaffen. Relevante Forschungspläne erwägen sogar den Einbau von Flüssigkeitskühlkanälen im Mikrometerbereich innerhalb des Chips oder in der Verpackungsstruktur, um die im Inneren erzeugte Wärme direkt abzuleiten.
Dies führt jedoch zu neuen Komplexitäten bei der Herstellung. Beim dreidimensionalen Stapeln handelt es sich nicht einfach darum, zwei Chips übereinander zusammenzukleben. Um eine Hochgeschwindigkeitskommunikation zwischen verschiedenen Schichten zu erreichen, sind vertikale Verbindungsstrukturen mit sehr hoher Dichte erforderlich. Gleichzeitig müssen Probleme wie Wafer-Bonden, thermische Belastung, Ausbeute und Temperaturbeschränkungen während der Herstellung berücksichtigt werden.
Jüngste Teardowns der Chips der neuen Generation von Huawei haben bestätigt, dass Logic Folding tatsächlich zwei vertikal gestapelte Chipschichten verwendet, die durch Kupfer-Kupfer-Hybrid-Bonding verbunden sind. In der relevanten Struktur gibt es eine große Anzahl vertikaler Verbindungskanäle, und die beiden Chipschichten tragen gemeinsam die CPU, GPU, NPU und andere Funktionsmodule.
Diese Struktur kann den Signalpfad erheblich verkürzen, was auch die Grundlage für Logic Folding ist, um den Stromverbrauch der Verbindung etwas zu reduzieren. Aber „der Signalweg ist kürzer“ und „der Chip leitet Wärme leichter ab“ sind zwei völlig unterschiedliche Themen.
Tatsächlich könnte dies der Widerspruch sein, dem sich Logic Folding am meisten stellen muss, wenn es mit herkömmlichen fortschrittlichen Prozessen konkurriert. Durch die Verwendung fortschrittlicherer Fotolithographieprozesse zur Verkleinerung von Transistoren kann die Transistordichte erhöht und gleichzeitig die Kapazität und Betriebsspannung verringert werden, während Logic Folding die Dichte durch räumliche Neuanordnung weiter verbessert. Letzteres kann zwar einige Einschränkungen des Photolithographieverfahrens umgehen, führt aber auch dazu, dass immer mehr Heizeinheiten in einem begrenzten dreidimensionalen Raum konzentriert werden.
Aus diesem Grund glauben einige Branchenexperten, dass Logic Folding derzeit eher eine „kompensatorische Technologieroute“ als ein vollständiger Ersatz fortschrittlicher Fotolithographieprozesse ist.
Die derzeit von Huawei veröffentlichten Daten zeigen, dass die neue Architektur den Stromverbrauch einiger Module reduzieren und gleichzeitig die Transistordichte und Betriebsfrequenz erhöhen kann. Ob diese Vorteile jedoch mit höherer Leistung, größerem Maßstab und mehr Stapelschichten weiterhin aufrechterhalten werden können, erfordert noch weitere tatsächliche Produkte und unabhängige Tests zur Überprüfung.
Besonders erwähnenswert ist, dass Unternehmen wie Apple und Qualcomm derzeit nicht genau den gleichen Designweg verfolgen wie Logic Folding. Apple, Intel, Qualcomm und andere fortschrittliche Chiphersteller forschen ebenfalls aktiv an der 3D-Verpackung und dem Chip-Stacking, verwenden jedoch normalerweise Chips, 3D-Cache und Hybrid-Bonding, um verschiedene Funktionsmodule auf unabhängigen Chips zu platzieren und diese dann durch fortschrittliche Verpackungstechnologie zu kombinieren.
Ein wichtiger Vorteil dieses Ansatzes besteht darin, dass Stromverbrauch und Wärmeableitung auf verschiedenen Chipschichten flexibler gestaltet werden können. Hochleistungs-Rechenlogik kann beispielsweise an einem Ort platziert werden, an dem sich die Wärme leichter ableiten lässt, während Module mit geringem Stromverbrauch wie Cache und I/O in anderen Schichten platziert werden können.
Huawei Logic Folding hat das Logiklayout des Chips selbst weiter verändert und die traditionelle zweidimensionale Logikschaltung in vertikaler Richtung weiter erweitert. Daher kann ein kürzerer interner Verbindungsabstand erreicht werden, aber es steht auch einem höheren Wärmemanagementdruck stand.
Das bedeutet jedoch nicht, dass Apple und Qualcomm kein Interesse an Logic Folding haben. Im Gegenteil, da die 3D-Integration zu einer wichtigen Zukunftsrichtung der Halbleiterindustrie wird, haben das logische vertikale Design, die Verbindung mit ultrahoher Dichte und die Konzepte zur Signalpfadverkürzung, die bei Logic Folding zum Einsatz kommen, einen gewissen technischen Wert an sich.
Die eigentliche Frage ist die Wirtschaftlichkeit und der tatsächliche Nutzen. Für Apple und Qualcomm, die in der Lage sind, die fortschrittlichsten Prozesse von TSMC zu nutzen, sind die zusätzliche Designkomplexität, die Herstellungskosten und die Wärmeableitungsprobleme zur Erreichung der Logikfaltung möglicherweise nicht attraktiv genug, wenn durch fortschrittliche Lithographie eine höhere Transistorleistung und Energieeffizienz erzielt werden kann.
Bei Huawei, das durch fortschrittliche Lithographieausrüstung eingeschränkt ist, ist die Situation völlig anders. Durch die Verbesserung der tatsächlichen Nutzungseffizienz bestehender Herstellungsprozesse durch architektonische Innovationen kann die Chipleistung ohne freien Zugang zu modernster EUV-Ausrüstung weiter verbessert werden. Daher hat Logic Folding einen ganz klaren strategischen Wert.
Derzeit hat Huawei Logic Folding von Papieren und Technologiedemonstrationen bis zur kommerziellen Chip-Phase weiterentwickelt, und die neue Generation von Kirin-Prozessoren hat verwandte Technologien übernommen. Dies bedeutet, dass die nächsten Jahre eine entscheidende Zeit sein werden, um den wahren Wert dieser Architektur zu testen.
Wenn Huawei Probleme wie Wärmeableitung, Fertigungsausbeute und EDA-Tools lösen und Logic Folding auf mehr Stapelschichten ausweiten kann, während gleichzeitig Zuverlässigkeit und Kosten kontrollierbar bleiben, dann könnte diese Technologie tatsächlich zu einem wichtigen Chip-Skalierungsweg über das traditionelle Mooresche Gesetz hinaus werden.
Aber wenn die Wärmedichte mit zunehmender Anzahl gestapelter Schichten schnell ansteigt und der Chip schließlich gezwungen ist, die Frequenz und den Stromverbrauch zu reduzieren, können die theoretischen Vorteile, die Logic Folding durch die Erhöhung der Dichte dreidimensionaler Transistoren erzielt, teilweise oder sogar erheblich durch Probleme bei der Wärmeableitung zunichte gemacht werden.
Daher ist die derzeit genaueste Bewertung von Logic Folding nicht, dass es fortschrittliche Prozesse durchbrochen hat oder dass es keinen praktischen Wert hat, sondern dass es eine sehr bedeutungsvolle architektonische Erkundung darstellt. Huawei hat bewiesen, dass durch die Neugestaltung des internen räumlichen Layouts des Chips der Signalweg erheblich verkürzt und ein Teil des Verbindungsaufwands reduziert werden kann. Was die Obergrenze dieser Technologie wirklich bestimmen wird, ist die Frage, wie diese theoretischen Vorteile in nachhaltige Leistungsverbesserungen umgewandelt werden können und gleichzeitig die durch die dreidimensionale Stapelung verursachten Wärmeableitungs- und Herstellungsprobleme gelöst werden.
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