Mehrere Spitzenuniversitäten in den Vereinigten Staaten haben mit lokalen Waferfabriken zusammengearbeitet, um erfolgreich einen neuen monolithischen dreidimensionalen (3D) Chip zu entwickeln. Die Speicher- und Recheneinheiten sind in vertikaler Richtung dicht gestapelt. Es wird erwartet, dass die interne Datenübertragungsgeschwindigkeit des Chips erheblich verbessert wird. Es gilt als wichtiger Meilenstein beim Durchbrechen der „Speichermauer“ der Hardware für künstliche Intelligenz.
Dieser Erfolg wurde von der Stanford University, der Carnegie Mellon University, der University of Pennsylvania, dem MIT und SkyWater Technology, einer lokalen Gießerei in den Vereinigten Staaten, erreicht. Es handelt sich um den ersten monolithischen 3D-Chip, der in einer kommerziellen Waferfabrik in den USA hergestellt wird. Die Dichte der vertikalen Verbindungsverdrahtung hat bei aktuellen 3D-Chips einen neuen Höchstwert erreicht. Die gemessene und simulierte Anzeigeleistung kann im Vergleich zu herkömmlichen zweidimensionalen Chips um etwa eine Größenordnung verbessert werden. Das Forschungsteam betonte, dass dies nicht nur ein Leistungsdurchbruch sei, sondern auch ein neues Paradigma für die Vereinigten Staaten zur Förderung der fortschrittlichen Chipherstellung vor Ort darstelle.
Im Gegensatz zu herkömmlichen zweidimensionalen Chips, die alle Schaltkreise auf derselben Ebene „kacheln“, verwendet dieser Prototyp-Chip mehrere Schichten ultradünner Schaltkreisschichten, die vertikal gestapelt werden. Jede Schicht ist durch hochdichte vertikale Verbindungen eng miteinander verbunden, sodass Daten zwischen der Speichereinheit und der Recheneinheit im Chip „auf und ab pendeln“ können, was den Übertragungsweg erheblich verkürzt. Unter einer solchen Architektur wird der lokal verfügbare Speicher erheblich erhöht, und Daten müssen nicht häufig zwischen Remote-Speicher und Rechenkernen übertragen werden, was den Engpass „Speicherwand“, der seit langem Hochleistungs- und KI-Chips plagt, grundlegend entschärft.
Die „Speichermauer“ bezieht sich auf die kontinuierliche Verbesserung der Rechenleistung von Recheneinheiten, aber die Datenübertragungsrate zwischen dem internen Chip und dem externen Speicher ist schwer aufrechtzuerhalten, was dazu führt, dass der Prozessor oft „auf Daten wartet“ und Rechenleistung stark verschwendet wird. Jahrzehntelang hat sich die Halbleiterindustrie hauptsächlich darauf verlassen, die Größe von Transistoren kontinuierlich zu verkleinern und mehr Geräte auf derselben Ebene unterzubringen, um dieses Problem zu lindern. Allerdings stößt dieser Weg an physikalische Grenzen und wird als „Schrumpfwand“ bezeichnet. Dieser neue monolithische 3D-Chip integriert Speicher- und Logikschaltkreise in vertikaler Richtung, was dem Aufbau von Reihen von „Aufzugsschächten“ im Inneren des Chips entspricht, wodurch eine große Datenmenge gleichzeitig mit hoher Geschwindigkeit zwischen verschiedenen „Etagen“ fließen kann, wodurch ein neuer Ausweg aus den doppelten Einschränkungen der „Speicherwand“ und der „Miniaturwand“ gefunden wird.
Die Industrie hat zuvor versucht, ein 3D-System aufzubauen, indem sie mehrere hergestellte Chips auf- und abstapelte. Diese „Stacked-Chip“-Methode weist jedoch oft grobe und spärliche Verbindungen zwischen den Schichten auf, und es gibt immer noch offensichtliche Engpässe. Diese Forschung nutzt einen „monolithischen“ 3D-Prozess: Jede Funktionsschicht wird nacheinander direkt auf demselben Wafer gezüchtet und verarbeitet. Der Niedertemperaturprozess vermeidet Schäden an den darunter liegenden Schaltkreisen, sodass hochdichte Verbindungen in kleinerem Maßstab durchgeführt werden können. Der Prozess, der vollständig in der kommerziellen Waferfabrik von SkyWater in Bloomington, Minnesota, abgeschlossen wurde, gilt als wichtiger Schritt von einem Laborkonzept zu einer skalierbaren Produktionsarchitektur.
In Bezug auf die Leistung zeigen frühe Hardwaretests, dass der aktuelle Prototyp-Chip im Vergleich zu einem vergleichbaren zweidimensionalen Design etwa eine vierfache Leistungssteigerung erzielt hat. Weitere Simulationsergebnisse zeigen, dass, wenn die Anzahl der vertikalen Stapelschichten weiter erhöht wird und auf dieser Basis eine höhere „Boden“-Architektur aufgebaut wird, die Gesamtleistung bei tatsächlichen KI-Lasten, einschließlich des Meta-Open-Source-Großmodells LLaMA, um bis zu etwa das Zwölffache verbessert werden kann. Das Forschungsteam betonte insbesondere, dass die neue Architektur theoretisch eine 100- bis 1.000-fache Verbesserung des Energieverzögerungsprodukts (EDP) erreichen soll, einem Schlüsselindikator, der die Gesamtleistung von Geschwindigkeit und Energieeffizienz misst.
Durch die deutliche Verkürzung der Datenübertragungsdistanz und die Erhöhung der Anzahl vertikaler Kanäle wird erwartet, dass der Chip sowohl einen höheren Durchsatz als auch einen geringeren Energieverbrauch pro Vorgang erreicht, wodurch die traditionelle „Auswahl“ zwischen Leistung und Stromverbrauch entfällt. Forscher betrachten dies als einen der Schlüsselpfade zur Unterstützung der nächsten Generation groß angelegter KI-Systeme und nähern sich dem Ziel einer „tausendfachen Verbesserung der Hardwareleistung“. Sie glauben, dass dieser Durchbruch eine neue technische Dimension für die zukünftige Entwicklung der KI-Hardware eröffnet, mit der Möglichkeit, das Training und die Ausführung größerer, komplexerer und Echtzeitmodelle zu unterstützen.
Die Bedeutung dieser Arbeit spiegelt sich auch im Niveau der Branchen- und Talentausbildung wider: Durch das erfolgreiche Tape-out eines einzelnen 3D-Chips in einer lokalen kommerziellen Waferfabrik in den Vereinigten Staaten ist das Team davon überzeugt, dass es ein realistisches Modell für den Aufbau eines fortschrittlichen Chipsystems geliefert hat, das „in den Vereinigten Staaten entworfen und in den Vereinigten Staaten hergestellt“ wird. Forscher vergleichen es mit der Revolution der integrierten Schaltkreise in den 1980er Jahren – eine Gruppe von Studenten, die an amerikanischen Universitäten Chipdesign und -herstellung studierten, trieb den Aufschwung der Siliziumindustrie voran. Der heutige Übergang zur monolithischen 3D-Integration erfordert auch eine neue Generation von Ingenieuren, die sich neue Prozess- und Architekturkenntnisse aneignen müssen.
Mit der Finanzierung und Zusammenarbeit von Projekten wie dem U.S. Microelectronics Commons-Programm und dem California-Pacific Northwest AI Hardware Hub (Northwest-AI-Hub) haben relevante Universitäten damit begonnen, systematische Schulungen rund um 3D-Integration und KI-spezifische Hardware durchzuführen. Die Teilnehmer wiesen darauf hin, dass die Möglichkeit, fortschrittliche 3D-Chips vor Ort herzustellen, nicht nur eine Führungsrolle bei den Leistungsindikatoren bedeute, sondern auch, größere Initiative in Bezug auf das Innovationstempo, die Sicherheit der Lieferkette und die Entwicklungsrichtung der KI-Technologie zu ergreifen.
Berichten zufolge wurde die Forschung gemeinsam an der School of Engineering der Stanford University, der School of Engineering der Carnegie Mellon University, der School of Engineering and Applied Science der University of Pennsylvania und dem Massachusetts Institute of Technology durchgeführt, wobei die gesamte Chipherstellung von SkyWater Technology übernommen wurde. Das Projekt wurde von der U.S. Defense Advanced Research Projects Agency (DARPA), dem Graduate Scholarship Program der U.S. National Science Foundation, Samsung, dem Stanford Precourt Institute for Energy Research, der Stanford SystemX Alliance, dem „Microelectronics Commons“ AI Hardware Hub des U.S. Department of Defense, dem U.S. Department of Energy und der „Semiconductor Future Initiative“ der National Science Foundation finanziert.
Zusammengestellt von /ScitechDaily