Auf der diesjährigen CES 2026 stellte AMD den weltweit ersten Zen6 EPYC Venice-Prozessor der neuen Generation vor, der das 2-nm-Verfahren von TSMC nutzt.Kürzlich sind im Internet neue Enthüllungen durchgesickert, die weitere strukturelle Details ans Licht bringen, die noch nicht offiziell bekannt gegeben wurden. AMD hat die Anzahl der Kerne in Venice auf ein neues Niveau getrieben, mit der Version der Zen-6C-Architektur auf bis zu 256 Kerne. Dieses Design wird durch ein CCD mit höherer Dichte und eine neue Dual-IO-Die-Architektur erreicht.
Aktuelle Informationen zeigen, dass die Kernverbesserung von EPYC Venice hauptsächlich auf die neue Generation des Zen 6C CCD zurückzuführen ist.Jeder Zen 6C CCD kann 32 Kerne aufnehmen, was direkt dem Doppelten des 16-Kern-Designs des Zen 5C der vorherigen Generation entspricht, sodass AMD eine höhere 256-Kern-Konfiguration bei Verwendung von nur 8 CCDs erreichen kann.
Darüber hinaus wurde auch die Cache-Konfiguration aktualisiert. Jeder Zen 6C CCD verfügt über einen integrierten 128 MB großen L3-Cache, sodass die gesamte L3-Cache-Kapazität des gesamten Prozessors bis zu 1 GB beträgt.
Im Hinblick auf die Prozessstrategie nutzt das CCD von EPYC Venice den 2-Nanometer-Prozess (N2P) von TSMC, um höchste Leistung zu erzielen. während der für I/O verantwortliche IO-Die einen 6-Nanometer-Prozess aufrechterhält.
Es ist erwähnenswert, dass EPYC Venice eine Dual-IO-Die-Architektur verwendet. Die Gesamtfläche der beiden IO-Dies erreicht 750 mm² und übertrifft damit das Einzel-IO-Die-Design der vorherigen Generation bei weitem.
Dies bedeutet, dass die Speicherkanal-, PCIe- und CXL-Erweiterungsmöglichkeiten erheblich verbessert werden, was der Unterstützung des dichten Einsatzes von GPUs und Hochgeschwindigkeitsnetzwerkgeräten in KI-Servern förderlicher ist.
